1樓：網友
always @ ipin )
beginif ( ipin &&clk )beginend
end簡單的想法是這樣的，不過我告訴你所有用posedge negedge後面的東西在硬體上都是用一些特殊的資源的，你可以理解成時鐘資源，這些東西一旦還要參與邏輯運算，它在高速實現中很難滿足要求。如果你有比clk更高速的時鐘，你就可以得到clk頻率的脈衝使能訊號，用這個脈衝使能訊號去做邏輯判斷，包括你的ipin也可以這樣處理。
通常會用到得就是快取一級，然後通過與、非等得到脈衝。
2樓：網友
一般時序邏輯要寫成always@(posedge clk or negedge ipin)//訊號clk上公升沿或者訊號ipin下降沿的時候執行always塊內的**；如要同時需在程式裡編寫 如：
always@(posedge clk)
beginlpin_r <=lpin;
endend
3樓：網友
always@(posedge clk and ipin)
語法錯誤，always的敏感訊號列表裡不能寫and
你的想法是兩個訊號同時跳變時觸發？我覺得不靠譜。
4樓：金絲果脯
ipin與clk同時要滿足你定義的條件可能性非常小 因為他們都是乙個瞬間過程，都只是沿跳變的過程。
你們兩個寫的程式可能都不能按你的要求實現。
所以我沒法解決你出現的問題，水平有限，等待高手來吧。
verilog hdl 中 在 always 的敏感條件 的分辨問題
5樓：網友
1、always @(posedge clk1,posedge clk2)語句下邊 begin後必須 有 if語句，例如if（clk1） 之類的 否則的話 編譯不通過。有了if就能夠識別是哪個電平觸發了。
2、不太明白，clk1觸發後 sign=1 然後無論clk1下降或上公升直到 clk2上公升觸發了sign=0?
如果是這樣的話不能夠這樣寫。clk1 clk2 觸發的同一段程式，按你第一條那樣編寫是不行的。
應該always@(posedge clk1)
beginif(!clk2) sign=1;
else sign=0;
end這個比較簡單，但是有個缺點是 clk2拉高以後 必須等到clk1再來乙個上公升沿sign才能變0；
6樓：網友
1 always 的時間控制可以是沿觸發也可以是電平觸發的，可以單個訊號也可以多個訊號，中間需要用關鍵字 or 連線，如：
always @(posedge clock1 or posedge clock2) //由兩個沿觸發的always塊。
beginif (clock1)
begin a<=0; /這裡面不就可以判斷出來了麼，如果clock1為1,即是第乙個發生變化，然後執行0給a/
endalways @(a or b or c ) //由多個電平觸發的always塊。
begin…end
verilog中，電平觸發和邊沿觸發區別在哪
7樓：褐雨黑桐
上面的寫法是錯誤的，編譯不會通過的，在同乙個always中用邊沿觸發的話，只能是上公升沿或者下降沿，下面那種寫法是隻要clk變化就觸發。
8樓：網友
always @ posedge clk or negedge clk)
是在上公升沿和下降沿都會觸發。
always @ clk )
是在類似於電平觸發，是在電平變化時觸發一次。
9樓：沒了福的豬
我記得我回答過類似的問題，上面那種方式是邊沿觸發的形式，但是確實不能這樣寫，下面那個呢，其實你寫不寫clk都沒有用，都是預設always程序裡面所有的輸入訊號都能觸發程序。
verilog always語句的觸發使用
10樓：
你這個是非時鐘電路族高，不要使用沿觸發。直接：always @(然後使用阻塞賦值。
下面**：if(sw[0]
else if (sw[1])
else或兆碧尺者慧埋，你改成時鐘電路。
11樓：網友
沒太看懂你的問題~~~你想改成什麼樣。
verilog always敏感列表和if條件的區別
12樓：gjs飛遠
我個人表示這種寫法很奇怪，如果在always模組中使用邊沿觸發的一般是時鐘訊號，而作為if的判斷條件一般是控制單元或者資料通道中的某乙個訊號。
真心不建議這麼寫，有兩個問題，乙個是設計的可讀性，到底是同步時鐘還是非同步時鐘在邏輯綜合時很混亂，另乙個就是時序約束的時候會很麻煩。
verilog中上公升沿和下降沿都傳送資料如何實現
13樓：網友
有三種方法：
一）always@（clk）begin
.end二）always@（posedge clk）begin...end
always@（negedge clk）begin...end
三）先通過pll鎖相環產生兩個頻率相同相位差為180度的clk，然後在每個clk的上公升沿輸出。
always@（posedge clk1）begin...end
always@（posedge clk2）begin...end
上面的方法都可以，個人推薦後兩種。
verilog fpga有條件模組呼叫的問題，急！
14樓：網友
1全部你用always(*)別用always @(select, data1_in, data2_in)，你的add_out都沒在敏感列表裡，怎麼能輸出。
verilog 上下邊沿同時觸發 可綜合**實現
15樓：網友
從語法上看，乙個觸發器在兩個process 裡面賦值是不可綜合的。
其次，在fpga裡面，有雙沿觸發的觸發器嗎？沒有吧，所以即使可以綜合，最後map的時候也會報錯。
要麼用沿檢測實現，但是這時就不能叫「上下沿都觸發了」。
16樓：hua麗de轉身
這個active_row_en很有問題它可能會有很多的毛刺，並非是真正的上沿和下降沿，再乙個如此設計會導致觸發器所用時鐘彼此不一致，應該用系統的時鐘做乙個上公升沿檢測和乙個下降沿檢測！
17樓：網友
active_row[cnt1]不可以在兩個always塊中都賦值，會報錯的。
你可以試試不加posedge和nededge ，就是 always @(active_row_en)，這樣只要active_row_en值變化就觸發。
verilog 電平觸發問題
18樓：
always@(data_in)
begintmp[0]<=tmp[1];
tmp[1]<=tmp[2];
tmp[2]<=data_in;
end這個語句綜合出來的電路應該是組合邏輯，由於沒有時鐘驅動，其本意應該是：每次data_in 變化，都執行以下語句，摟住可以看看綜合後的電路，應該是data_in在dff的q端，其他在d端，所以乙個會驅動所有。
如果是有始終驅動，就以上語句就會有乙個pipeline的結構去賦值了。
有問題在聯絡。
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