1樓：匿名使用者
門陣列程式設計主要分兩種，一種時序電路，一種組合邏輯電路，組合邏輯電路，可以不用使用始終，時序電路需要時鐘訊號，每一個時鐘的邊沿進行一次操作，建議看看數電。
2樓：匿名使用者
時鐘就是數位電路的脈搏，
可以理解為每個時鐘邊沿（上升沿或者下降沿）來臨的時候，cpld根據你的程式設計做一步動作；
vhdl、verilog語言的時序邏輯都是利用時鐘沿作為觸發條件之一來做判斷的；
原理就和數位電路里的觸發器，鎖存器一樣的
3樓：匿名使用者
這個問題問的好
不知道你現在有沒有接觸vhdl語言。在編寫的時候經常會遇到觸發條件，也就是在process裡面一半都有判斷上升沿（下降沿）事件的，根據事件再進行一系列操作。如果沒有晶振的話，就不知道觸發條件和觸發時序了，邏輯上行不通的
至於處理時鐘訊號，一半都是判斷事件的。 if sys_clk'event and sys_clk='1'這個就是上升沿事件。if sys_clk'event and sys_clk='0'這個就是下降沿事件
你生成那個rtl檢視的時候，可以檢視自己語言編寫的硬體電路的（vhdl是一門硬體語言）。時鐘晶振就是時鐘源了（涉及到數電知識了）
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