雙jk觸發器的VHDL語言程式誰會編(隨便編什麼都行)

時間 2021-10-15 00:22:07

1樓:蓋世聖賢

兄弟,你發這個太有難度了.

2樓:匿名使用者

library ieee;

use ieee.std_logic_1164.all;

entity jkchufaqi is

port(clk,j,k:in std_logic;

q:buffer std_logic);

end entity jkchufaqi;

architecture art1 of jkchufaqi issignal s:std_logic_vector(1 downto 0);

begin

s<=j&k;

process(clk) is

begin

if ( clk'event and clk='0') thencase s is

when "00"=>q<=q;

when "11"=>q<=(not q);

when others=>q<=j;

end case;

end if;

end process;

end architecture art1;

3樓:靈牛之魂

4樓:匿名使用者

verilog hdl 可以不嘛?

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