1樓：匿名使用者
這個問題應該怎麼說呢，通俗的來講觸發器也是由「邏輯門」和導線組成的，其實觸發器完完全全可以看成是乙個組合邏輯電路，只不過邏輯電路的輸入訊號變成了激勵，比如說j-k觸發器的jk端。當jk出現不同組合的時候這個邏輯電路就會輸出不同的邏輯值，只要jk激勵不再發生變化那麼這個邏輯電路的輸出也是不會變的，而這個輸出便是課本中所說的「儲存的資訊」。
要想知道為什麼觸發器可以組成時序電路，還得從時序電路的定義說起，時序電路和組合電路唯一的區別就是時序電路的輸出函式不僅與輸入有關，而且與前一「狀態」也是有關的，這個「狀態」可以說就是觸發器所儲存的資訊，這麼說你可能聽的不是很明白，我來給你舉個例子吧，比如說最簡單的組合邏輯電路實現「f=x1+x2」這個功能，我們只需要乙個「或門」，只要當x1x2=00時，f一定等於0，而時序電路是什麼呢？計數器便是時序電路的最好的乙個例子，拿模5計數器來說明，假設輸入訊號為x，每當x=1時計數器便記乙個數，當x=0時計數器不工作，這樣很容易的就可以看出外部輸入對計數器是有影響的，但是只有外部輸入還不足以完成計數的功能，假如前面已經記了3個數，現在x又等於了1，那麼很顯然要變化到4個數的狀態，但是如果你不知道前面記了幾個數的話那麼下乙個狀態你就不知道要變成幾，因此我們說時序電路與前乙個「狀態」也是有關的，而觸發器便是一種記錄這個「狀態」的器件，因此我們說觸發器可以組成時序邏輯電路。
2樓：
教科書已經挺大白話的了啊。。。
更簡單點。
觸發器狀態1：輸入阿凡達，輸出阿凡達。同時，阿凡達儲存在觸發器中。
觸發器狀態2：輸入關閉，但是由於在狀態1，觸發器中已經儲存了阿凡達。所以還是輸出阿凡達。
觸發器狀態3：輸入開啟，輸入瓦力，瓦力儲存在觸發器中，觸發器輸出瓦力。
觸發器狀態4：輸入關閉，輸出原本儲存在觸發器中的瓦力。
如此迴圈。
因為狀態1～4都是時鐘控制的，所以是時序電路，並且有儲存功能。哈哈。
觸發器是由閘電路構成的，為什麼不是組合邏輯電路？
3樓：0427付強
你將觸發器用基本bai閘電路畫出來，仔du細觀zhi察會發現這個電路中存在
dao反饋，它內的輸出狀態不僅僅與此時電路容的輸入端電平狀態有關，還與之前的電路狀態有關，也就是說時序邏輯電路具有儲存功能，前一次的狀態能夠被儲存進而影響下一次的狀態，根據定義，這種存在反饋電路形式的次態與初態有關的數位電路，叫做時序邏輯電路，而不是組合邏輯電路。
為什麼同步邏輯電路是由組合電路和儲存器構成這句話是錯的，我不是問什麼組合邏輯電路和時序邏輯電路區別
4樓：班丘元綠
儲存器可以是觸發器，也可以不是觸發器，比如flash eprom。
時序邏輯電路是由什麼組成
5樓：小雨手機使用者
由儲存電路（各種觸發器）和組合邏輯電路兩部分組成。
時序邏輯電路其任一時刻的輸出不僅取決於該時刻的輸入，而且還與過去各時刻的輸入有關。常見的時序邏輯電路有觸發器、計數器、暫存器等。由於時序邏輯電路具有儲存或記憶的功能，檢修起來就比較複雜。
時鐘是整個系統的同步訊號，當時鐘出現故障時會帶來整體的功能故障。時鐘脈衝丟失會導致系統資料匯流排、位址匯流排或控制匯流排沒有動作。時鐘脈衝的速率、振幅、寬度、形狀及相位發生變化均可能引發故障。
6樓：中晴桖
由儲存電路（各種觸發器）和組合邏輯電路兩部分組成
7樓：匿名使用者
電路輸出不僅與輸入有關，還與該時刻電路的原狀態有關，
觸發器的工作原理是什麼
會飛的小兔子 輸入電壓的負向遞減和正向遞增兩種不同變化方向有不同的閾值電壓，使得它具有較強的抗干擾能力。施密特觸發器的原理類似於帶有延時的比較器。其比較的物件是輸入電平和二分之一的電源電壓。它和其他的比較器原理相同，帶有一個比較死區以避免受到輸入訊號中的噪聲的干擾。可以使用電晶體或是製作一個施密特觸...
觸發器是由閘電路構成的，為什麼不是組合邏輯電路
shine落翼之殤 原因是觸發器具有記憶功能，輸入訊號消失後，輸出訊號可以保持不變。組合電路的輸出訊號始終跟隨輸入訊號。所以只能用閘電路。觸發器 trigger 是sql server 提供給程式設計師和資料分析員來保證資料完整性的一種方法，它是與表事件相關的特殊的儲存過程，它的執行不是由程式呼叫，...
計數器的模是什麼？和構成計數器的觸發器有什麼關係呢？和輸入脈衝個數有關係嗎
禾木由 計數器的模是指構成計數器的觸發器的個數，和輸入的脈衝數沒有關係。計數器是由基本的計數單元和一些控制門所組成，計數單元則由一系列具有儲存資訊功能的各類觸發器構成，這些觸發器有rs觸發器 t觸發器 d觸發器及jk觸發器等。 模就是計數器輸出的狀態數目，一定數目的觸發器所對應的模是一定的，如三個的...