1樓：
因為那樣是電路不可以實現的，乙個always中要進行賦值必須是reg變數，乙個reg變數對應在時序邏輯電路裡是乙個觸發器的輸出，你兩個always模組中對同乙個reg變數賦值是綜合不出來的。。。我的理解是這樣。所以寫到乙個模組裡吧。
如果還解決不了可以附**出來，我幫你改改。本人菜鳥，多交流。
2樓：鄞曉藍賈夏
廢話，硬體是並行處理的關係，兩個硬體同時給乙個引數賦值，必然會產生競爭關係，哪怕你的訊號源是截然不同的。如果在某一時刻，同時收到兩個訊號，乙個在還在th,乙個在ts，你說硬體賦值哪乙個？根據墨菲法則，絕對不能在兩個always中同時賦值同一引數
3樓：弓弘闊唐歌
這是語法規定，
在兩個always中同時賦值同一引數，綜合時會報錯
Verilog中，符號是什麼意思
5的概念是延遲的意思。但是是行為級描述 綜合時將被過濾。一般 數字的組合在 器中產生一定的延遲。延遲結構如下 首先 timescale 1ns 100ps 這個是整個延遲的定義。timescale是關鍵字，然後後面的兩位時間 第一位是用來表示你的延遲因子的。第二位用來表示步進時間。舉例 timesc...
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