1樓：
#5的概念是延遲的意思。但是是行為級描述 綜合時將被過濾。
一般#+數字的組合在**器中產生一定的延遲。延遲結構如下~~
首先`timescale 1ns/100ps 這個是整個延遲的定義。`timescale是關鍵字，然後後面的兩位時間 第一位是用來表示你的延遲因子的。第二位用來表示步進時間。
舉例：`timescale 1ns/100ps
......
always(這裡用forever亦可)
#10 clk=~clk;
那麼也就是說，10個延遲因子時clk取反。也就是說10納秒時clk取反。所以你就得到乙個50mhz的時鐘。
後面的100ps代表的意思是機器**的步進時間，當你寫1ns/100ps時。在螢幕上顯示的1ns時間內。機器做10次的運算。
如果不能直觀理解。那麼就嘗試一下`timescale 1ns/1ps的區別。你就知道了。
千萬注意的是：這個只能在**工具中運用。綜合成電路時。你不要希望有這類延遲存在。
2樓：匿名使用者
表示延時5ns後執行語句
verilog描述中#的意思是什麼？
3樓：匿名使用者
parameter就是定義乙個引數，這裡就是乙個延時的時間，方便隨時改動，#xor_delay就是xor_delay時間後才執行後面的表示式，一般是用在**的時候
4樓：匿名使用者
在verilog hdl中，parameter來定義常量，即用parameter來定義乙個識別符號代表乙個常量，稱為符號常量，即標識形式的常量採用識別符號代表乙個常量可提高程式的可讀性和可維護性。parameter型資料時一種常數型的資料，其說明格式如下：
parameter 引數名1=表示式,....引數名n=表示式;
parameter and_delay=1, //定義引數and_delay為常量1
#and_delay c=a&b // 表示延遲and_delay 即1單位時間，才進行表示式運算
5樓：匿名使用者
「#」表示延時模型，parameter表示宣告乙個引數。
推薦乙個學習硬體設計的**，講得很清楚：
verilog中,#(3,4)表示什麼意思
6樓：80後的
verilog中允許使用者通過門延遲來說明邏輯電路中的延遲，此外使用者還可以指定端到端的延遲。
在verilog門級原語中，有三種從輸入到輸出的延遲。
1 上公升延遲：在門的輸入發生變化的情況下，門的輸出從0，x，z變化到1所需的時間成為上公升延遲。
2 下降延遲：下降延遲是指門的輸出從1，x，z變化到0所需的時間。
3 關斷延遲：門的輸出從0，1，x變化為高阻z所需的時間。
另外，如果值變化到不確定值x，則所需的時間可以看成是以上三種延遲值中最小的那個。
verilog中有三種不同的方法來說明門的延遲。如果使用者只確定了乙個延遲值，那麼所有型別的延遲都是用這個延遲值，如果使用者指定了兩個延遲值，則他們分別代表上公升延遲和下降延遲，兩者中小者為關斷延遲，如果使用者指定了三個延遲值，則他們分別代表上公升延遲、下降延遲和關斷延遲。如果為制定延遲值，那麼預設延遲值為0.
延遲宣告的例子
and #(3,4,5) b1 (out,in,control); //上公升延遲為3，下降延遲為4，關斷延遲為5
7樓：來自南泉寺舞盡霓裳的葡萄柚
表示給低層傳遞引數（parameter）
可以給予低層模組的parameter新的值，覆蓋掉定義模組的預設parameter
8樓：手機使用者
延遲有三種，最小延遲，典型延遲，最大延遲。一般形式為
#（3，4，5）；//依次對應為最小延遲，典型延遲，最大延遲。
只寫兩個的寫法沒見過~~
9樓：
那是引數傳遞
被呼叫的函式裡面有parameter 定義的巨集定義
10樓：匿名使用者
應該是呼叫的這個模組在實現的時候是這麼寫的module modulename #(
parameter val = 某個數字
)（引數1，引數2...
）；...
endmodule
這樣在呼叫的時候你就可以寫
modulename #(重新定義val的值) uut（引數1，引數2...）
在verilog語言中#是什麼意思?
11樓：
前**用的，無法綜合的。
例如：#5 data_in = data_tmp;
就是延遲5個時間單位後
，在進行複製。
具體延遲多少，得看你的 timescale`timescale n/n
根據這個來看你具體延遲的時間
12樓：愛露
verilog hdl是一種硬體描述語言（hdl:hardware description language），以文字形式來描述數字系統硬體的結構和行為的語言，用它可以表示邏輯電路圖、邏輯表示式，還可以表示數字邏輯系統所完成的邏輯功能。
#1 a=1;#表延遲，延遲乙個時間單位後執行a=1;語句
#1 b=1; 延遲乙個時間單位後執行b=1;語句
13樓：匿名使用者
這得分情況的，如果出現在賦值語句前面或者中間，表示延時，比如：
#5 variable1 = ***x;
varibale2 = #6 ***x;
如果出現在模組例項化的時候，既可以表示延時，又可以表示對模組內部parameter的重新賦值，比如：
對於閘電路，表示延時：nand #(3,4) nand1(a,b,c)->輸入a，b各延時3和4個單位
對於一般模組，表示對parameter的重新複製，如：
你定義了而乙個子模組：
module sub_module（clk,rst,....);
parameter width=8;
parameter addr=5;
.....
...endmodule
然後在乙個頂層模組中例項化sub_module，但是你要改變sub_module中定義的parameter值，可以這樣：
sub_module #(32,6) u1(clk,rst.....);
這樣的話，width和addr就分別為32和6了
14樓：邰懷蕾範掣
@英文為
at,就是表示條件，即當(
posedge
clock
)時候@一直翻譯為at的，其實和郵箱位址中的@一樣，不過就是郵箱中的@表示位置而已
15樓：匿名使用者
延遲#1 延遲1個定義的時間單位
#2 延遲2個定義的時間單位
。。。。
16樓：匿名使用者
前**用的，無法綜合的。
for（i=1；i++；）
5個時間單位後a去反就實現了a的資料的定義，就不用在**的時候手動設定波形了。
17樓：匿名使用者
表示時延的意思，例如 #3表示延遲3個單位時間，#0表示延遲0個時間單位
18樓：匿名使用者
延時符號，產生波形時用
verilog中的賦值運算子<=具體是什麼意思
19樓：傻妮的
「=」為阻塞賦值，即當該語句結束時，下乙個語句才開始執行，屬於序列執行。
「<=」為非阻塞賦值，即該語句和整個語句塊是同時執行的，屬於並行執行。
20樓：匿名使用者
在verilog中有兩種型別的賦值語句：阻塞賦值語句（「=」）和非阻塞賦值語句（「<=」）
阻塞：在本語句中「右式計算」和「左式更新」完全完成之後，才開始執行下一條語句；
非阻塞：當前語句的執行不會阻塞下一語句的執行。
21樓：匿名使用者
說的簡單點，<=就會產生乙個暫存器
=就是直接連上
verilog裡面「**」代表什麼？
22樓：胖大熙
verilog裡面** 表示這是多少次冪。
verilog裡面的算術：
1.加（+）：2個運算元相加
2.減（-）：2個運算元相減或取1個運算元的負數（二進位制補碼表示）3.乘（*）：2個運算元相乘
4.除（/）：2個運算元相除
5.求冪（**）}}：2個運算元求冪，前乙個運算元為底數，後乙個運算元為指數
在verilog中，可以宣告兩種不同的過程：always過程和initial過程。過程可以是包含時序的過程描述，而不包含時序的過程還可以表達組合邏輯。
always過程從關鍵字always開始，可以連續多次執行，當過程的最後一行**執行完成後，再次從第一行**開始執行。如果沒有使用系統任務$finish，always過程將不斷迴圈執行。initial過程從關鍵字initial開始，它只能執行一次。
23樓：楊必宇
** 表示多少次冪。
module tester;
reg [1:0] select;
reg in0, in1, in2, in3;
wire out;
mux my_mux (out, select, in0, in1, in2, in3); //例項呼叫mux模組，這個例項被命名為my_mux
initial //需要**的激勵**
begin
*******
endendmodule
在這個測試平台模組裡，設計人員可以設定**時的輸入訊號以及訊號監視程式，然後觀察**時的輸出情況是否符合要求，這樣就可以了解設計是否達到了預期。
24樓：匿名使用者
** 表示多少次冪。如m=4，則mem[0:2**m-1]為mem[0:16-1]。
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