1樓：同悠素
1：如果不指定型別，則預設是wire型
2：兩個檔案輸入輸出相同沒有關係，只要名字不一樣。把檔案放在相同工程下在呼叫的時候就不用宣告例化。
3：採用元件呼叫語句可以使兩個.v檔案相連
2樓：匿名使用者
關於第三個問題：輸入輸出和.v檔案沒有關係,定義好module的輸入輸出關係就行。
verilog 基本問題
3樓：天策寺
要求是說在時鐘下降沿清零，而不是檢測到時鐘下降沿清零。
也就是說，檢測到時鐘下降沿的時候，如果clr有效則清零。
至於要or乙個清零的上公升沿，我個人的理解是因為這個模組的前面還有乙個d觸發器，前面那個d觸發器的結果q作為這個模組的d輸入。而前面那個d觸發器的時鐘clk和清零訊號clr也被引到這個模組中，使前後兩種d觸發器同步工作。當前面的d觸發器clr有效清零的時候，後面的d觸發器也應該跟隨前面的清零。
verilog hdl 基本問題--- input [2:0] a，b；
4樓：匿名使用者
[2：0]是表示位寬是3位。從高位2到低位0，剛接觸的話建議找本書看看。
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