1樓：匿名使用者
從高階層面角度看，snb架構只是一次進化，但是如果看看nehalem/westmere以來電晶體變化的規模，絕對是一次革命。 core 2引入了一種叫作迴圈流檢測器(lsd)的邏輯塊，檢測到cpu執行軟體迴圈的時候就會關閉分枝**器、預取/解碼引擎，然後通過自身快取的微指令(micro-ops)供給執行單元。這種做法通過在迴圈執行的時候關閉前端節省了功耗，並改進了效能。
snb裡又增加了乙個微指令快取，用於在指令解碼時臨時存放。這裡沒有什麼嚴格的演算法，指令只要在解碼就會放入快取。預取硬體獲得乙個新指令的時候，會首先檢查它是否存在於微指令快取中，如是則由快取為其餘的管線服務，前端隨之關閉。
解碼硬體是x86管線裡非常複雜的部分，關閉它能夠節約大量的功耗。如果這種技術也能引入到atom處理器架構中，無疑也能使之受益匪淺。 這個快取是直接對映的，能儲存大約1.
5k微指令，相當於6kb指令快取。它位於一級指令快取內，大多數程式的命中率都能達到80%左右，而且頻寬也相比一級指令快取更高、更穩定。真正的一級指令和資料快取並沒有變，仍然都是32kb，合計64kb。
這看起來有點兒像pentium 4的追蹤快取，但最大的不同是它並不快取追蹤，而更像是乙個指令快取，儲存的是微指令，而非x86指令(macro-ops)。 與此同時，intel還完全重新了乙個分支**單元(bpu)，精確度更高，並在三個方面進行了創新。 第一，標準的bpu都是2-bit**器，每個分支都使用相關可信度(強/弱)進行標記。
intel發現，這種雙模**器所**的分支幾乎都是強可信度的，因此snb裡多個分支都使用乙個可信度位，而不是每個分支對應乙個可信度位，結果就是在分支歷史表中同樣的位可以對應更多分支，進而提高**精確度。 第二，分支目標同樣做了翻新。之前的架構中分支目標的大小都是固定的，但是大多數目標都是相對近似的。
snb現在支援多個不同的分支目標大小，而不是一味擴大定址能力、儲存所有分支目標，因而浪費的空間更少，cpu能夠跟蹤更多目標、加快**速度。 第三，提高分枝**器精度的傳統方法是使用更多的歷史位，但這只對要求長指令的特定型別分支有效，snb於是將分支按照長短不同歷史進行劃分，從而提高**精度。
2樓：匿名使用者
sandy bridge通過處理器整合的記憶體控制器直接與記憶體進行通訊，繞過了其他晶元。
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