1樓：曦月李嬌
出現此錯誤一般有以下三種情況：
1.某一句**後面缺少「；」；
2.begin 和end不對應；
3.某乙個變數在always語句中等號的左邊卻沒有定義成reg型別。
2樓：
這樣的情況可能是由於你輸入法的緣故導致的...也就是符號的全形和半形...
3樓：匿名使用者
語法有問題，建議把問題**貼出來
4樓：
module shi(reset,d5,d6,dw_shi);
output d5,d6;
input reset,dw_shi;
reg[3:0] d5;
reg[1:0] d6;
reg[4:0] count;
always@(posedge reset or posedgedw_shi )
begin
if(reset)
begin
d5<=4'b0;
d6<=2'b0;
count<=5'b0;
endelse
begin
else if(count==5'd23)count=count+5'b1;
d5<=count%5'd10;
d6<=count/5'd10;
endendendmodule
error (10170): verilog hdl syntax error at verilog7.v(17) near text "else"; expecting "end"（大佬們能看看這是錯在哪了嗎？）
5樓：
這是**，有大神幫忙看一下問題出在**嗎？實在找不出來
library ieee;
use ieee.std_logic_1164. all;
ues ieee.std_logic_unsigned. all;
entity show is
port(
clk:in std_logic;
clk011hz£ºbuffer std_logic;
wei: out std_logic_vector(2 downto 0);
duan: out std_logic_vector(7 downto 0)
);end entity show;
architecture 1xf of show is
signal clt1£ºstd_logic;
signal cnt1:intger range 0 to 1000;
signal cnt2: intger range 0 to 500;
signal yima: std_logic_vector(3 downto 0);
signal count: std_logic_vector(1 downto 0);
begin
process(clk)
begin
if(clk¡¯event and clk=¡¯1¡¯)then
if(cnt1<1000)then cnt1<=cn1+1;
eles
cnt1<=0;clk1<=not clk1;
if count>¡±10¡±then
count<=¡¯00¡¯;
eles
eount<=count+1;
end if;
end if;
end if;
end process;
process(clk1)
begin
if(clk1¡¯event and clk1=¡¯1¡¯)then
if(cnt2<500)then cnt2<=cnt2+1;
eles
cnt2<=0;clk01hz<=not clkj01hz;
end if;
end if;
end process;
process(count,date,yima)
begin
case count is
when ¡°00¡±=>yima<=date(3 downto 0);wei<=¡±001¡±;--1
case yima is
when¡±0000¡±=>duan<=¡°11000000¡±£»--0
when¡±0001¡±=>duan<=¡°11111001¡±£»--1
when¡±0010¡±=>duan<=¡°10100100¡±£»--2
when¡±0011¡±=>duan<=¡°10110000¡±£»--3
when¡±0100¡±=>duan<=¡°10011001¡±£»--4
when¡±0101¡±=>duan<=¡°10010010¡±£»--5
when¡±0110¡±=>duan<=¡°11000010¡±£»--6
when¡±0111¡±=>duan<=¡°11111000¡±£»--7
when¡±1000¡±=>duan<=¡°10000000¡±£»--8
when¡±1001¡±=>duan<=¡°10010000¡±£»--9
when others=>duan <=¡±11111111¡±;
end case;
when ¡°01¡±=>yima<=date(7 downto 4)£»wei<=¡±010¡±;
case yima is
when¡±0000¡±=>duan<=¡°01000000¡±£»--0
when¡±0001¡±=>duan<=¡°01111001¡±£»--1
when¡±0010¡±=>duan<=¡°00100100¡±£»--2
when¡±0011¡±=>duan<=¡°00110000¡±£»--3
when¡±0100¡±=>duan<=¡°00011001¡±£»--4
when¡±0101¡±=>duan<=¡°00010010¡±£»--5
when¡±0110¡±=>duan<=¡°00000010¡±£»--6
when¡±0111¡±=>duan<=¡°01111000¡±£»--7
when¡±1000¡±=>duan<=¡°00000000¡±£»--8
when¡±1001¡±=>duan<=¡°00010000¡±£»--9
when others=>duan <=¡±01000000¡±;
end case;
when ¡°10¡±=>yima<=date(11 downto 8)£»wei<=¡±100¡±;
case yima is
when¡±0000¡±=>duan<=¡°11000000¡±£»--0
when¡±0001¡±=>duan<=¡°11111001¡±£»--1
when¡±0010¡±=>duan<=¡°10100100¡±£»--2
when¡±0011¡±=>duan<=¡°10110000¡±£»--3
when¡±0100¡±=>duan<=¡°10011001¡±£»--4
when¡±0101¡±=>duan<=¡°10010010¡±£»--5
when¡±0110¡±=>duan<=¡°11000010¡±£»--6
when¡±0111¡±=>duan<=¡°11111000¡±£»--7
when¡±1000¡±=>duan<=¡°10000000¡±£»--8
when¡±1001¡±=>duan<=¡°10010000¡±£»--9
when others=>duan <=¡±11111111¡±;
end case;
when others=>duan <=¡±11111111¡±;
end case;
end process;
end 1xf;
關於用quartus 2編寫verilog程式出現error (10170) 怎麼回事？大神們幫幫忙
6樓：匿名使用者
reg[6:0]m; begin 這個begin前面加always @(),括號裡面是敏感訊號列表，建議多看看verilog 語法書吧，這是最基本的。
滿意請採納
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