1樓：匿名使用者
fpga邏輯設計是現在一般被歸為硬體類，所以大一大二要學好數位電路，這是核心。
演算法也很重要，與軟體的區別在於你要提前意識到你的演算法會實現成什麼電路，以便權衡速度和資源，資料結構最好要學的。
現在邏輯設計基本都在伺服器上跑，一般機器承擔不起這麼大資源開銷，而伺服器一般都是linux的，所以基本的linux常識和shell指令碼你要熟悉。
另外，現在fpga和asic設計很大一部分工作在於介面邏輯，你需要在以後多熟悉各種匯流排協議，只要關注phy層和link層就好。
2樓：匿名使用者
邏輯方面，學好數電就可以了。資料結構暫可不學。另外c 和 verilog 是兩個東西，兩者不具備比較性，兩個都學會自然更好
什麼是eda軟體
3樓：張仁傑
是電子設計自動化。
電子設計自動化（英語：electronic design automation，縮寫：eda）是指利用計算機輔助設計（cad）軟體，來完成超大規模積體電路（vlsi）晶元的功能設計、綜合、驗證、物理設計（包括布局、佈線、版圖、設計規則檢查等）等流程的設計方式。
在電子產業中，由於半導體產業的規模日益擴大，eda 扮演越來越重要的角色。使用這項技術的廠商多是從事半導體器件製造的代工製造商，以及使用 eda 模擬軟體以評估生產情況的設計服務公司。eda 工具也應用在現場可程式設計邏輯門陣列的程式設計上。
擴充套件資料
eda的歷史發展
在電子設計自動化出現之前，設計人員必須手工完成積體電路的設計、佈線等工作，這是因為當時所謂積體電路的複雜程度遠不及現在。工業界開始使用幾何學方法來製造用於電路光繪（photoplotter）的膠帶。
到了2023年代中期，開發人應嘗試將整個設計過程自動化，而不僅僅滿足於自動完成掩膜草圖。第乙個電路布局、佈線工具研發成功。設計自動化研討會（design automation conference）在這一時期被創立，旨在促進電子設計自動化的發展。
電子設計自動化發展的下乙個重要階段以卡弗爾·公尺德（carver mead）和琳·康維於2023年發表的**《超大規模積體電路系統導論》（introduction to vlsi systems）為標誌。這一篇具有重大意義的**提出了通過程式語言來進行晶元設計的新思想。
如果這一想法得到實現，晶元設計的複雜程度可以得到顯著提公升。這主要得益於用來進行積體電路邏輯**、功能驗證的工具的效能得到相當的改善。隨著計算機**技術的發展，設計專案可以在構建實際硬體電路之前進行**，晶元布局、佈線對人工設計的要求降低。
而且軟體錯誤率不斷降低。直至今日，儘管所用的語言和工具仍然不斷在發展，但是通過程式語言來設計、驗證電路預期行為，利用工具軟體綜合得到低抽象級（或稱「後端」）物理設計的這種途徑，仍然是數字積體電路設計的基礎。
4樓：
nlme軟體的全名是phoenix nlme, 即pharsight公司出品的群體藥動學計算軟體。群體藥動學的另外乙個計算軟體就是nonmem(non-linear mixed effect model, 即非線性混合效應模型)，這個軟體目前是主流的群體藥動學計算軟體，目前由icon公司出品。群體藥動學還有其它方面的計算軟體，比如r軟體、bignpag、monolix、winbugs和pirana等。
5樓：不可求思
簡單的說，就是用來設計晶元的軟體。
6樓：未來科技大戰
eda是電子設計自動化（electronics design automation）的縮寫，那麼這個設計軟體，就是你說的eda軟體。
常用的有protel ，這款大多都是學校課程啦，效果很一般。
**一點有大哥級就是multisim和pads，軟體複雜，且是國外的，學習門檻較高，效果棒棒噠。
輕量級雲端設計工具，國內是立創eda，國外叫easyeda。輕鬆好上手，軟體本身沒有學習門檻，開啟即會，然後就是有可復用模組，工作很省時。
學習fpga用哪種硬體描述語言比較好
7樓：匿名使用者
自己大學也花費了些時間學習fpga，談些自己的認識。學習fpga，有兩個需要選擇，是學altera的還是xilinx的，這兩個都接觸過，我的認識是：入門學習學altera，因為altera的大學計畫在中國比較成功，網上可以參閱的資料很多，遇到什麼問題也好借鑑。
學習一段時間後，可以向xilinx過渡，公司的高階產品一般是xilinx的fpga。再就是verilog和vhdl，國內的教學資料大都是vhdl，但是公司裡邊用的還都是verlilog，verilog在國外使用很普及，所以語言學習果斷選擇verilog。verlilog學習建議看看夏文宇老師的書。
8樓：笨笨熊**輔導及課件
學習fpga選擇vhdl或者verilog hdl。
其實兩種語言的差別並不大，他們的描述能力也是類似的。掌握其中一種語言以後，可以通過短期的學習，較快的學會另一種語言。 選擇何種語言主要還是看周圍人群的使用習慣，這樣可以方便日後的學習交流。
當然，如果是積體電路（asic）設計人員，則必須首先掌握verilog，因為在ic設計領域，90％以上的公司都是採用verilog進行ic設計。對於pld/fpga設計者而言，兩種語言可以自由選擇。
9樓：
verilog hdl
優點：類似c語言，上手容易，靈活。大小寫敏感。在寫激勵和建模方面有優勢。
缺點：很多錯誤在編譯的時候不能被發現。
vhdl
優點：語法嚴謹，層次結構清晰。
缺點：熟悉時間長，不夠靈活。
vhdl就是語法嚴格，顯呆板，但是一旦語法檢查通過，程式上出錯的機會就比較小。vorilog很靈活，類似c，比較容易上手，語法檢查通過，程式也不一定正確。其實語言不重要，重要的是設計思想。
只有這個兩個語言中任意掌握一種就可以進行設計了。
10樓：
verilog 比較容易上手。學起來比較快，因為結構跟c語言很相似。
我們公司要求使用vhdl，乙個科室統一使用vhdl。
所以，你先選verilog學校硬體語言的思想吧！
可否發你的「eda的數字鐘設計報告 使用verilog hd
這個好像幫不了，我用的是vhdl，找找其他人吧 module asd input ncr,en,cp1,adj min,adj hour,sel,sel to change the display input wire sign,set clock signal input wire set0,se...
關於緯地道路設計軟體的問題，使用緯地軟體進行道路橫斷面設計的問題？
犀利劍客 我有時間閘的破解檔案 需要的聯絡我哦 307696959 時間閘 是個什麼東東我不知道，但我的緯地破解是能用的，給個郵箱我發你 使用緯地軟體進行道路橫斷面設計的問題？ 應該是橫斷面原始資料輸入出錯，檢查一下 黛月無聲 因為橫斷面設計要讀取中心線左右大約十米範圍的高程，你這樣的設計結果應該是...
用FPGA設計帶非同步清0,同步置1的d觸發器有截圖
何小手 這個不會嘛，最基本的。eda的書上都會有的，建議你找一本eda的書看看 d海賊王索隆 module ff clk,rst,set,d,q,nq input clk input rst input set input d output q output nq reg q reg nq alwa...