1樓：何小手
這個不會嘛，最基本的。eda的書上都會有的，建議你找一本eda的書看看
2樓：d海賊王索隆
module ff(clk,rst,set,d,q,nq);
input clk;
input rst;
input set;
input d;
output q;
output nq;
reg q;
reg nq;
always @(posedge clk or negedge rst) begin
if(!rst) begin
q<=0;
nq<=1;
endelse if(set==1'b1) beginq<=1;
nq<=0;
endelse begin
q<=d;
nq<=!d;
endend
endmodule
3樓：fpga培訓與畢設
什麼過程截圖
module ff(clk,rst,set,d,q,nq);
input clk;
input rst;
input set;
input d;
output q;
output nq;
reg q;
reg nq;
always @(posedge clk or negedge rst) begin
if(!rst) begin
q<=0;
nq<=1;
end else if(set==1'b1) beginq<=1;
nq<=0;
end else begin
q<=d;
nq<=!d;
endend
我沒**，你參考一下
採用 verilog hdl語言設計乙個非同步清零，非同步置位d觸發器(需要分頻器，50hz分頻) 20
4樓：
module d(rst1,rst0,clk,in,out);
input rst1,rst0,clk,in;
output out;
reg out;
always@(posedge clk or negedge rst1 or negedge rst0)
begin
if(~rst1) out<=1; //注意下降du沿配套
zhi的條件寫
dao法
else if(~rst0) out<=0; //注意下降沿配套的條件寫法
else out <= in; //直接完成d觸發專器的特性方程就可以了
屬//begin
//if(in) out<=in;
//else out<=out;
//end
endendmodule
用verilog hdl語言設計帶非同步清0(低電平有效)、非同步置1(高電平有效)、時鐘使能(高電平有效)的d觸發器。 100
5樓：匿名使用者
如下抄，
該d觸發bai
器輸入du為clk，rst_n，set，d。輸出zhi為qmodule d_flipflop (input clk , input rst_n , input set , input d , output reg q);
always @ (posedge clk or negedge rst_n or posedge set) begin
if (~daorst_n) q <= 1'b0;
else if (set) q <= 1'b1;
else q <= d;
endendmodule
用vhdl語言分別設計帶同步復位的d觸發器和用vhdl語言分別設計帶同步置位/復位的d觸發器。 10
6樓：空中落英
vhdl語言編寫的帶同步置位/復位的d觸發器：
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity trigger_d is
port(clk,d,sreset,sset:in std_logic; --同步復位端sreset，同步置位端sset
q,qf:out std_logic);
end entity;
architecture art of trigger_d isbegin
process(clk,d,sreset,sset)begin
if clk'event and clk='1' thenif sreset='1' then q<='0';qf<='1'; --同步復位端sreset，高電平有效，復位
elsif sset='1' then q<='1';qf<='0'; --同步置位端sset，高電平有效，置位
else q<=d;qf<=not(d);
end if;
end if;
end process;
end art;
7樓：玄鐵重劍
帶同步復位的d觸發器：
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity trigger_d is
port(clk,d,sreset:in std_logic; --同步復位端sreset
q,qf:out std_logic);
end entity;
architecture art of trigger_d is
begin
process(clk,d,sreset)
begin
if clk'event and clk='1' then
if sreset='1' then q<='0';qf<='1';
else q<=d;qf<=not(d);
end if;
end if;
end process;
end architecture art;
下乙個是帶同步置位/復位的d觸發器：
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity trigger_d is
port(clk,d,sreset,sset:in std_logic; --同步復位端sreset，同步置位端sset
q,qf:out std_logic);
end entity;
architecture art of trigger_d is
begin
process(clk,d,sreset,sset)
begin
if clk'event and clk='1' then
if sreset='1' then q<='0';qf<='1'; --同步復位端sreset，高電平有效，復位
elsif sset='1' then q<='1';qf<='0'; --同步置位端sset，高電平有效，置位
else q<=d;qf<=not(d);
end if;
end if;
end process;
end architecture art;
用fpga實現演算法是什麼意思，用FPGA實現演算法是什麼意思
記著有這樣一句話 能用軟體實現的一定能用硬體實現，能用硬體實現的不一定能用軟體實現！fpga最終實現的就是硬體，你說它是否可以實現演算法呢？如何用數字ic fpga實現演算法 大王我去巡山 主要內容包括 1.為什麼很多人覺得學習fpga很困難，以及hdl學習的一些誤區 2.軟體和硬體在演算法實現上的...
FPGA設計，EDA軟體的使用，驗證，高階verilog
fpga邏輯設計是現在一般被歸為硬體類，所以大一大二要學好數位電路，這是核心。演算法也很重要，與軟體的區別在於你要提前意識到你的演算法會實現成什麼電路，以便權衡速度和資源，資料結構最好要學的。現在邏輯設計基本都在伺服器上跑，一般機器承擔不起這麼大資源開銷，而伺服器一般都是linux的，所以基本的li...
用FPGA做示波器時候AD資料讀入示波器怎麼在普通顯示器上顯示？詳細點謝謝了具體的話還會加分
1 最笨的方法，在sopc中新增nios核和幾個io口，把fpga當做微控制器用，上相關液晶 對照它提供的驅動在nioside裡面寫相應驅動。2 用verilog寫ad和顯示器的驅動，這種辦法是最好的，因為fpga的nios核不強大，用這種方法做出的示波器的頻帶能達到很寬。3 兩者結合，用veril...