1樓：
你是什麼意思呢？如果是fpga內部的一位訊號要以差分的方式輸出片外，如果是altera的fpga，可以直接在assignments中約束電平為lvds（當然這只是一種差分，還要看你具體要什麼差分）。
2樓：俱懷逸興壯思飛欲上青天攬明月
fpga產生差分訊號的方法如下：
從fpga的程式中，與一般的單時鐘輸入完全相同，看不出時鐘是否是差分輸入，僅在約束檔案中，指定管腳的電平型別時，選擇lvds，而不是一般的lvttl.由於工程師的習慣,可以通過兩種途徑實現，一種是直接修改xx.qsf檔案,一種是在gui介面下直接對pin 屬性進行約束，兩者的效果一致。
fpga（field－programmable gate array），即現場可程式設計門陣列，它是在pal、gal、cpld等可程式設計器件的基礎上進一步發展的產物。它是作為專用積體電路（asic）領域中的一種半定製電路而出現的，既解決了定製電路的不足，又克服了原有可程式設計器件閘電路數有限的缺點。
在fpga中怎麼產生0.1s的閘門
3樓：匿名使用者
首先要有一個時鐘訊號輸入到fpga中，作為工作主頻訊號。再設計一個分頻器，將時鐘訊號的頻率降低到可以產生一個高電平時間為0.1s，低電平時間為xs的週期訊號即可。
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