1樓：連睿子車雨靈
例項模組都是要給乙個名字的，但你可以給和模組相同的名字一般不推薦這麼做，因為有些模組會例化多次，通常例化的名字是根據模組名拓展的
例如乙個模組叫
clk_gen
例化時可以
clk_gen
clk_gen_inst
2樓：褐雨黑桐
你寫mem m(addr,data,out)就是呼叫了，程式會一直將addr輸入到呼叫的模組，如果addr改變了，那麼out立刻就會變的，不用你單獨寫進always裡，這樣也是不行的task是任務，可以在always中呼叫，而你的men是模組不行
3樓：匿名使用者
我明白你的意思：
沒有你這麼理解硬體邏輯的。
verilog不是c語言，fpga也不是cpu。
你的思想是序列呼叫函式思想，不是硬體的模組思想。
具體到你的問題：
always裡面從來不能呼叫模組。
都是在頂層模組裡面連線底層模組。
verilog中在同一模組中呼叫其他多個模組，模組是順序執行的嗎 30
4樓：陌路情感諮詢
是。按照每個模組並行工作的思路來調整設計。這給軟體開發人員入門帶來了難度，但是同時也是fpga的價值所在，正因為fpga能夠並行執行，所以很多演算法和設計可以在低頻時鐘下高實時性，快速出結果。
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