1樓：匿名使用者
那要看所謂保護電路是怎樣的
如果輸入管腳沒有其他網路，是隨機狀態，電壓是不確定的，跟上電狀態有關。
ttl反相器輸入端懸空分析。。。
2樓：
當a為高電平，或者懸空時，t1的bc之間的等效二極體（0.7v）是導通的。
電流流向： 電源+ ，r1，t1（bc=0.7v)，t2（be=0.7v)，r3。所以t2飽和導通。
這個在學模電時候應該清楚的啊。
cmos反相器的輸入端為什麼懸空?
3樓：匿名使用者
cmos是電壓控制的，輸入端與內部之間絕緣，工作時候無輸入電流，也不需要直流偏置 因此和ttl不太一樣。
呵呵 希望你還滿意
ttl閘電路輸入端懸空時視為高電平 用萬用表測量其電壓時讀數為多少？ 如圖第3題，為什麼是1.4v？
4樓：黑豹
這是反相器的內部電路圖，三極體只有飽和導通與可靠截止兩個狀態。輸入端開路等效為高電平，輸出是低電平。從末級三極體反推到輸入端的狀態。t1 等效為兩個二極體，基極是二極體的正極。
5樓：在金沙湖滑草的南天竹
懸空相當於接乙個無窮大的電阻，為1.4v
6樓：
因為閾值電壓差不多就是1.4v
為什麼ttl閘電路的輸入端懸空時相當於邏輯1
7樓：維維豆奶
因為懸空時可以看作是輸入端接乙個無窮大的電阻，當輸入電
阻大於ikω時，輸入電平就變為閾值電壓uth即為高電平，所以相當於邏輯1。數位電路中，把電壓的高低用邏輯電平來表示。
邏輯電平包括高電平和低電平這兩種。在ttl閘電路中，把大於3.5伏的電壓規定為邏輯高電平，用數字1表示；把電壓小於0.3伏的電壓規定為邏輯低電平，用數字0表示。
8樓：匿名使用者
因為懸空時相當於為高阻抗，電壓不為零，此時故為1；接地時相當於沒有阻抗，此端電壓與地電位相同、為零，此時故為0。
ttl門的輸入是從射極輸入，如果懸空，輸入端的那個三極體是截止的，這和輸入高電平(即1)的情況是一樣的，也就相當於輸入1。
在數字邏輯電路中，低電平表示0，高電平表示1。一般規定低電平為0~0.25v，高電平為3.5~5v。
如在移動裝置中電池的電壓會隨使用時間的的推移而降低，如果規定高電平最低為3.5v的話可能裝置的使用時間會大大降低，此時規定的高電平電壓會低一點，最低會有1.7v左右。
擴充套件資料
數位電路中，把電壓的高低用邏輯電平來表示。邏輯電平包括高電平和低電平這兩種。不同的元器件形成的數位電路，電壓對應的邏輯電平也不同。
在ttl閘電路中，把大於3.5伏的電壓規定為邏輯高電平，用數字1表示；把電壓小於0.3伏的電壓規定為邏輯低電平，用數字0表示。
數字電平從低電平（數字「0」）變為高電平（數字「1」）的那一瞬間（時刻）叫作上公升沿；數字電平從高電平（數字「1」）變為低電平（數字「0」）的那一瞬間叫作下降沿。
9樓：匿名使用者
再給你乙個圖看一下，你就明白了。
因為ttl門的輸入是從射極輸入，如果懸空，輸入端的那個三極體是截止的，這和輸入高電平(即1)的情況是一樣的，也就相當於輸入1。你看一下ttl反相器的內部電路就知道了。
如圖，這是ttl反相器的內部結構，你可以看到輸入端確實是射極輸入的，建議你看一下數電中關於閘電路章節的知識
10樓：匿名使用者
這種很容易理解的，懸空為1、接地為0。懸空時相當於為高阻抗，電壓不為零，此時故為1，接地時相當於沒有阻抗，此端電壓與地電位相同、為零，此時故為0
為什麼pnp三極體輸入端懸空，輸入端還是有電壓？
為什麼邏輯門晶元引腳懸空時相當於接入高電平？？
11樓：雪琳戀庚
coms由於輸入阻抗高引腳懸空時，引腳電平不確定，會造成誤動作。所以必須使用上拉或下拉電阻。來確定電平。
上拉是通過電阻接高電平vcc。所以讓懸空引腳電平為高。下拉電阻是通過電阻接gnd，所以讓懸空引腳電平為低。
1、當ttl電路驅動coms電路時，如果ttl電路輸出的高電平低於coms電路的最低高電平（一般為3.5v），這時就需要在ttl的輸出端接上拉電阻，以提高輸出高電平的值。
2、oc閘電路必須加上拉電阻，才能使用。
3、為加大輸出引腳的驅動能力，有的微控制器管腳上也常使用上拉電阻。
4、在coms晶元上，為了防止靜電造成損壞，不用的管腳不能懸空，一般接上拉電阻產生降低輸入阻抗，提供洩荷通路。
5、晶元的管腳加上拉電阻來提高輸出電平，從而提高晶元輸入訊號的雜訊容限增強抗干擾能力。
6、提高匯流排的抗電磁干擾能力。管腳懸空就比較容易接受外界的電磁干擾。
7、長線傳輸中電阻不匹配容易引起反射波干擾，加上下拉電阻是電阻匹配，有效的抑制反射波干擾。
12樓：匿名使用者
這個要從邏輯門的內部電路來解釋，那ttl反相器來說，當輸入端懸空時此時電壓約為1.4v，但是輸出為低電平。為什麼？
數電書（閻石版）上的第三章講閘電路時ttl反相器有個輸入端負載特性，裡面講的很詳細，建議你好好看一下。沒圖不好講的。
至於coms不能懸空，那是因為coms的柵極和襯底是被二氧化矽隔開，它比較脆弱，只能承受幾百伏的電壓，而靜電能達到上千伏。ttl也是應該避免高壓的。
coms懸空時電壓為vdd/2。
13樓：
額。。ttl可以懸空 我在實驗室做過 但是 那個cmos下節課才做。。。還有就是你說的那個什麼上拉電阻微控制器裡面講過 「低電平有效」 並不是所有ttl的晶元都是上拉電阻 要根據具體的原理圖分析 有時間多搜搜晶元的原理 真值表 你就知道咋回事了 它讓你接1 說明 裡面沒有上拉電阻 是個控制端之類的 如果上面的符號帶橫槓 說明是低電平有效 說明就有上拉電阻 ok？
14樓：匿名使用者
懸空的時候,可以理解為輸入訊號為0
15樓：匿名使用者
哥們咱們**一下吧。我也是上大學的
ttl與非門的乙個輸入端經10歐電阻接地其餘輸入端懸空輸出電平y=？
16樓：丿年shao輕狂丶
ttl與門與非門通過大電阻（大於等於1千歐）接地相當於高電平，通過小電阻接地相當於低電平。
17樓：匿名使用者
這就是乙個與非門電路 輸入端有乙個接地 則輸出為1高電平 這是最基本的等效
18樓：匿名使用者
乙個三輸入ttl或非門,有兩個輸入端分別接 a和b，另乙個輸入端經10k 電阻接地。
那麼該或非門的輸出將由a、b的電平決定。只有a、b都是低電平時，輸出才為1。否則，輸出為0。
19樓：匿名使用者
與非門電路的邏輯關係的特點：只有當全部輸入端都處於高電平時，輸出端回才呈現低電平；只要有一答個輸入端處於低電平，輸出端就輸出高電平。
與非門電路輸入端是高阻抗的，將剩餘輸入端懸空處置，容易被外界的感應電荷源，可能在輸入端迅速積累電荷而建立起相當高的電壓，從而使輸入端呈現高電平。
coms反相器的閾值電壓和ttl與非門的閾值電壓為多少啊？
20樓：匿名使用者
ttl，電源電壓+5v，閾值電壓1.4v，輸入低電平的上限0.8v，輸入高電平的下限2.0v。
cmos，相應的為+5v，2.5v，1.5v，3.5v。
21樓：瀟湘客
cmos有1.8v、3.3v和5v工作電壓（vcc）系列，閥值電壓大致為uih≥0.
7vcc,uil≤0.2vcc；ttl電路的閥值電壓為uih≥2.0v，uil≤0.8v。
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奶味女人 與非門邏輯表示式 y a b 或非門邏輯表示式 f a b 與非門 英語 nand gate 是數位電路的一種基本邏輯電路。是與門和非門的疊加，有多個輸入和乙個輸出。若當輸入均為高電平 1 則輸出為低電平 0 若輸入中至少有乙個為低電平 0 則輸出為高電平 1 與非門可以看作是與門和非門的...
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