邏輯電路的判斷問題,邏輯電路的問題

時間 2022-12-30 06:05:06

1樓:黑豹

要具體問題具體分析,題目指明「xx門邏輯電路」,這就是邏輯關係,不需要實際電路;而下一步就是判斷你的攔舉電路知識,但是還是和邏輯電路有關。

邏輯是或門,y=a+b;條件滿足時,取樣電阻的電壓輸出是趨向高電平,要提高靈敏度就要增大r2,這樣就可以了。

實際電路必須採用2片集電極開路輸出的比較器,輸出併聯驅動電子開關,控制電機的電源。邏輯是這樣的:低電平有效,y'=a'+b',「線或」邏輯,任一比較器輸出低電平,輸出三極體導通,電子開關接通電機電源。

不能直接用邏櫻陸輯閘電路,因為取樣電阻輸出是變化的模擬量,而邏輯門對輸入電壓判斷為高或低電平的門限電壓是不確定的,中間電壓區間是邏輯不穩定區域,會造成誤動作或者頻繁動作。而比較器的脊衡頃功能就是把模擬量轉換成開關(數字)量。

2樓:方小扒

應該接乙個或閘電路,高電的時候是1,低電時候是0,或門可以滿足自動嫌衫啟動的要求。

若要念者肢提高靈敏度的話,可以增大仔世r2的電阻,這樣即使光照不是很強也能啟動。

邏輯電路的問題

3樓:網友

輸入只需很小的電流,輸出電流雖比輸入的大,也就是幾個ma-幾十ma

4樓:陳堅道

圖中紅框裡是3個2輸入端與閘電路組成乙個4輸入端與閘電路。

其邏輯關係:只有當全部輸入端都處於高電平時,輸出端才為高電平;只要有乙個輸入端是低電平,輸出端就處於低電平。

根據其邏輯關係,該電路是可行的,只有當全部輸入端都處於高電平時,輸出端為高電平;雖然輸入端全為高電平,也不能理解成一根導線的,因為在邏輯閘電路中的高電平不等於是最高電位,其界限劃分為≥70%的電源電壓屬高電平,≤30%的電源電壓屬低電平,輸出端也是一樣的。

數電怎麼判斷電路的邏輯功能

5樓:匿名使用者

列真值表;寫表示式;觀察後用語言文字描述功能;或者畫狀態圖;列狀態表;寫方程;觀察後用語言文字描述功能。

組合邏輯電路的功能多是:加法器、奇偶校驗器、減法器等等,時序邏輯電路的功能多是:計數器、暫存器等。

如何判斷與或非邏輯閘電路

分析圖示邏輯電路:寫出電路的與或表達方式,並判斷電路的功能 10

6樓:無畏無知者

f3=(a*b)' a'+b'; f1=(a*f3)';f2=(b*f3)'

l =(f1*f2)' f1' +f2' =a*f3 + b*f3 = a+b)(a'+b')=ab' +a'b;

可知電路就是實現 a、b的 異或;

邏輯閘電路判斷各門電路輸出是什麼狀態(高電平,低

7樓:深鋒網路顧問

邏輯積體電路的。

bai輸入端接下拉電阻du,是為zhi了使該端處於低電平。根。

dao據ttl邏輯積體電路的回內部答結構,由於輸入端有一定的、向外留出的輸入電流,該電流會在下拉電阻上產生壓降,使得該輸入端的電壓>0v,若下拉電阻阻值較大將使輸入端電壓超過低電平的最高電壓限值,這樣輸入端電平處於過渡區甚至高電平區,導致電平錯誤。而上拉電阻可以取較大阻值。對於基本型ttl邏輯積體電路74xx,下拉電阻的限值約為≤1.

3kω。(a)圖中下拉電阻10kω,大大超過限值,該輸入端為高電平,則y1=(vil+1)'=0;(b)圖中下拉電阻51ω,小於限值,該輸入端為低電平,則y2=1異或0=1;(c)對於cmos邏輯電路,因其輸入電阻極大,上、下拉電阻的限值為≤1mω。圖中下拉電阻10kω,遠小於限值,該輸入端為低電平,則y3=(vih·0)'=1;注意:

基本型ttl邏輯積體電路74xx早已被多種改進型替代,輸入端下拉電阻的阻值上限有不小的提高,即便是目前應用已經較少的低功耗肖特基ttl邏輯積體電路74lsxx,下拉電阻的限值約為≤20kω。所以,這是乙個比較古老、落伍的知識點考核。

邏輯電路實驗中,怎麼判斷與門的好或壞。

8樓:黑豹

按邏輯門的性質,在輸入端接入高、低電平,測量輸出端的電壓。

有訊號源與示波器就更方便,直接觀察輸入、輸出訊號波形。

在麵包板上搭建電路,上電後不要急著做實驗,先用手摸整合塊表面,有晶元發燙,就立即關閉電源,檢查線路是否接錯,這樣可以快速發現故障。

實驗過程中,如果有晶元溫度明顯低於其他晶元(冰冰涼),也有可能是故障晶元。

簡單的邏輯閘電路判斷各門電路輸出是什麼狀態(高電平

9樓:匿名使用者

第一幅圖為與非門,第乙個輸入端接高電平,第二個輸入接電阻接地,即低電平,所以輸出為高電平;

第二幅圖為或非門,第乙個輸入端為高電平,此時無論第二個輸入端是高電平還是低電平,輸出都為低電平;

第三幅圖兩個與門後經過乙個或非門,由於第乙個與門輸出結果為1,所以經過或非門後,輸出結果為0;

第四幅圖上面那個與非門輸出為低電平,無論下面那個與非門輸出為什麼,輸出端電位都會被拉低,所以為0

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